RISC-V Design Center

RISC-Vを
もっと自由に、もっと早く。

RISC-V Design Centerは
日本発・RISC-V設計のエコシステムを支える
専門団体です。

OVERVIEW

事業概要

RISC-V Design Center（RVDC）はオープン命令仕様のRISC-Vを基盤に、研究機関・アドバイザー・ハード／ソフトウェアベンダーと連携し、RISC-VコアおよびSoC設計資産を産業界に広く提供します。革新的な開発手法の共有を通じて、日本の半導体業界に新しい製品開発の流れを生み出します。

PROJECT OUTLINE

RVDCについて

RISC-Vデザイン
センター設立の背景

産業のコメと言われる半導体ですが、昨今の半導体を使った電子・電機機器の殆どが、汎用のプロセッサを使用しています。

プロセッサの選択肢が限られてる製品開発では、自ずと似たような製品ばかりが市場に溢れてしまいます。
「あんな機能が作れたら」「こんな性能が出せたら」と製品企画では考えますが、そんな自由な発想を実現させるプロセッサは今まで在りませんでした。

さらに、プロセッサの中身を見れば、汎用プロセッサには、不必要な機能回路もたくさん載っているので、処理速度を速くしたり、消費電力を削減したりすることが困難でした。
プロセッサの中身が分からなかったり、改変出来ないライセンス契約だったりすることもあります。

「それならばオープン命令仕様のRISC-Vが有るじゃないか！」と思いますが、RISC-Vの公式サイトに行けば、プロセッサの仕様書が有るだけです。

仕方が無いから、結局RISC-V International に加盟しているベンダーに頼むことになります。欲しい機能や性能はIP購入や委託製作で実現出来ますが、支払う費用も掛かる時間もあまり変わらないと言う事態になってしまいます。
そして、設計した回路を検証する膨大な労力は、相変わらず必要になるのです。

RISC-Vの仕様全てがCコードで記述されていて、検証が済んでいる。
従来のverilogやSystemCに比べ、遥かに短い時間で設計/検証が出来るツールが有る。
この2つが揃えば、欲しい回路が自由に設計/検証出来るはずです。

日本におけるロジック半導体開発力の衰退を何とか止め、日本半導体業界の再興に寄与するため、NEDOプロジェクトを通して、RISC-Vデザインセンターは開設されることになりました。

――― 一般財団法人新システムビジョン
研究開発機構(NSV)

RISC-V
デザインセンターとは？

C言語化したオープン命令仕様のRISC-V(第５世代RISCプロセッサ)と全く新しい論理回路高位記述設計/検証環境である「C2RTL」を使って、最適化されたRISC-Vプロセッサを今までにない生産効率で設計/検証する手法を獲得する、学びと情報共有の場です。

RISC-Vデザインセンター(RVDC)は、東京科学大学集積Green-niX+研究ユニット内に設置された、商業的利益を目的とした団体ではない非営利組織であり、記載されている参加プラン費用は、RVDCの運営経費に充てられます。

・第1期事業期間 2025年8月~2030年7月
第1期RISC-V Design Center センター長: 一色 剛
・設置機関
東京科学大学 総合研究院 集積Green-niX+研究ユニット
場所: 東京科学大学　石川台1号館 7F 754号室
住所: 〒152-8552 東京都目黒区大岡山2-12-1 I1-14
・運営事業者
一般財団法人新システムビジョン研究開発機構(NSV)

C2RTLとは？

─── 技術的な視点から ───

C2RTLは、ソフトウェア記述によるデータフローをそのままハードウェア、RTLに変換する技術です。
C/C++によるサイクルレベル記述により、プロセッサや深層学習などの並列処理が簡単に表現、実装することができ、
またソフトウェア環境でハードウェアシミュレーションを行うことが可能で、効率的な検証を行うことができます。

  • C2RTL_fig1
    🔍 タップして拡大

    C2RTL概要

  • C2RTL_fig2
    🔍 タップして拡大

    LLVM-C2RTL概要

  • C2RTL_fig3
    🔍 タップして拡大

    RISC-V HW/SW統合開発環境

─── 商業的な視点から ───

C2RTLとは、C/C++言語だけでロジック半導体を設計・検証し、RTLを自動生成できる日本発の設計/検証環境です。

C2RTLがもたらす価値
ハードウェアとソフトウェアを同じC/C++言語で協調開発できるため、ロジック半導体設計〜検証〜量産までのリードタイムを大幅短縮。チーム全体の生産性が飛躍的に向上します。
RISC-Vの価格競争力
オープンアーキテクチャゆえのプロセッサライセンス料ゼロ。初期投資と量産コストを抑え、ビジネスの俊敏性を高めます。
RISC-Vの設計柔軟性
RISC-Vは自由に設計でき、さらに命令セットを拡張できるため、製品ごとの最適化や不要回路の除去が容易。電力効率と演算性能を同時に高められます。
RISC-V(設計柔軟性) × C2RTL(超生産性)
「困難な要求を簡単に実装する」─ それを実現するのが、C++で記述されたRISC-VとC2RTLによる設計柔軟性 × 超生産性の組み合わせです。航空・宇宙・次世代通信・AIなどの最先端分野で、日本の電子技術革新と国際競争力の向上を力強く後押しします。

連携ネットワーク

連携ネットワーク詳細
タップして拡大

コア協力企業・機関

  • 株式会社デンソー
  • OTSLのロゴ
  • KMCのロゴ

設計支援協力企業

  • 株式会社NSVT

PARTICIPATION GUIDE

RISC-V デザインセンターに参加するには？

【参加オプション】

Type 1評価用RTLが生成可能な
Type1ユーザー

お問い合わせにて参加申し込みをお願いいたします。

お申し込み内容を事務局が確認し、参加承認に関するご連絡を差し上げます。

参加承認のご連絡を受け取った後、指定の口座へ参加費用をお振込みください。

お振込みが確認でき次第、開発環境やRISC-Vリソースなどの詳細に関するご連絡を差し上げます。

Type 2量産RTLの生成が可能な
正規版C2RTLの契約者

正規版C2RTLは、株式会社NSVTから直接提供されますのでRVDCとは別契約となります。

正規版C2RTLの契約者は、事務局へ直接RVDC参加申請をするだけで、追加費用なしで、Type2ユーザーとなる事が出来ます。

(C2RTL正規版のご契約は事務局までお問い合わせください)

【参加プラン】

Type 1RVDCユーザー(1アカウント)
費用一覧

お試し評価期間

１ヶ月無料

  • RISC-V HWプラットフォーム（C++記述）
  • RISC-V SWプラットフォーム
  • RISC-V HW/SW統合開発環境IDE
  • C2RTL 高位設計環境（評価用RTL生成）

評価サーバ内でのご試用になります(RTL生成物はダウンロードいただけません)。
ユーザ樣のご要望に応じて、C2RTLの活用方法をご提案させていただきます。

仮想実行環境による
SW開発評価プラン

120万円/年

  • RISC-V HWプラットフォーム（C++記述）
  • RISC-V SWプラットフォーム
  • RISC-V HW/SW統合開発環境IDE
  • C2RTL 高位設計環境（RTL生成不可）
ユーザ樣の具体的なアプリケーションに応じて、C2RTLの仮想実行環境における開発検証手順をご指導させていただきます。

HW・SW開発評価プラン

480万円/年

  • RISC-V HWプラットフォーム（C++記述）
  • RISC-V SWプラットフォーム
  • RISC-V HW/SW統合開発環境IDE
  • C2RTL 高位設計環境（評価用RTL生成）
ユーザ樣の具体的なアプリケーションに応じて、C2RTLの仮想実行環境ならびにRTL合成、HWシミュレーションの手順をご指導させていただきます。
※RVDCは東京科学大学 総合研究院 集積Green-niX+研究ユニット内の非営利組織であり、上記の費用はすべて運営経費に充てられます。
Type1・Type2 共通

RVDC主催講習会にご参加いただけます

順次企画の上、アナウンスいたします。

開発支援・開発受注・共同開発について

開発規模・内容に応じて、開発支援企業体制の整備とプロジェクト管理をRVDCが担当​いたします。費用は案件毎にご相談させていただきます。

EVENTS

RISC-Vデザインセンターが提供するイベント

会員相互の交流を目的にした交流会や、
最新技術の特別講義などを、ライブ・WEBイベントとして開催予定

開催予定のイベントはこちら>

INFORMATION

お知らせ

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  1. 2025年-月-日
    ただいまイベントを企画中です。

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